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1
Hardware virtualization on a coarse-grained reconfigurable processor
Shaker
Christian Plessl
architecture
reconfigurable
context
execution
partitioning
rpu
temporal
zippy
implementation
configuration
virtualization
circuit
placement
routing
simulation
cycle
array
architectures
processor
output
processing
input
resource
systems
embedded
coprocessor
registers
grained
sequencer
specification
core
memory
tools
netlist
partition
configurations
tasks
approach
circuits
constraints
simplescalar
coarse
instruction
simulator
vhdl
virtualized
method
contexts
computing
operators
Año:
2006
Idioma:
english
Archivo:
PDF, 2.45 MB
Sus etiquetas:
0
/
0
english, 2006
2
Evolving the Ultimate Processor
Antonovic.
cache
processor
caches
consumption
parameters
optimization
cacti
simplescalar
branch
predictor
configuration
figure
generation
javapisa
pisa
parameter
thesis
realization
ssp
mutation
criteria
implementation
values
instruction
java
random
enc
presented
unified
created
ports
variator
adpcm
frag
processors
rijndael
element
helloworld
population
predictors
simwattch
btb
core
evolutionary
athlon
method
possibility
tools
64k
algorithm
Idioma:
english
Archivo:
PDF, 4.58 MB
Sus etiquetas:
0
/
0
english
3
Power-Aware Computer Systems: First International Workshop,PACS 2000 Cambridge, MA, USA, November 12, 2000 Revised Papers
Springer-Verlag Berlin Heidelberg
Flavius Gruian (auth.)
,
Babak Falsafi
,
T. N. Vijaykumar (eds.)
cache
memory
queue
issue
processor
models
cycle
voltage
decay
dynamic
instruction
consumption
figure
scheduling
execution
clock
task
reduce
fpu
simulator
wattch
architecture
floating
speed
step
processors
techniques
average
cycles
systems
active
integer
savings
prediction
simulation
adaptive
leakage
scaling
supply
pipeline
reduction
approach
caches
rate
dissipation
analysis
shading
activity
frequency
resources
Año:
2001
Idioma:
english
Archivo:
PDF, 1.89 MB
Sus etiquetas:
0
/
0
english, 2001
4
Power-Aware Computer Systems: First International Workshop,PACS 2000 Cambridge, MA, USA, November 12, 2000 Revised Papers
Springer-Verlag Berlin Heidelberg
Flavius Gruian (auth.)
,
Babak Falsafi
,
T. N. Vijaykumar (eds.)
cache
memory
queue
issue
processor
models
cycle
voltage
decay
dynamic
instruction
consumption
figure
scheduling
execution
clock
task
reduce
fpu
simulator
wattch
architecture
floating
speed
step
processors
techniques
average
cycles
systems
active
integer
savings
prediction
simulation
adaptive
leakage
scaling
supply
pipeline
reduction
approach
caches
rate
dissipation
analysis
shading
activity
frequency
resources
Año:
2001
Idioma:
english
Archivo:
PDF, 1.34 MB
Sus etiquetas:
0
/
0
english, 2001
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